یک معماری شبکه روی حافظه برای تسریع انتقال داده در درون حافظه

نویسندگان
بیتا دبیری 1
مهدی مدرسی 2
1 دانشجوی دکتری،مهندسی کامپیوتر،دانشکده مهندسی برق و کامپیوتر، پردیس دانشکده های فنی، دانشگاه تهران، تهران، ایران
2 استادیار،مهندسی کامپیوتر، دانشکده مهندسی برق و کامپیوتر، پردیس دانشکده های فنی، دانشگاه تهران، تهران، ایران
چکیده
در این مقاله، یک شبکه روی حافظهبرای تسریع انتقال داده بین بانک‌ها در یک تراشه مدرن حافظه سه‌بعدی ارائه شده است. در این معماری افزون بر گذرگاه‌های عمومی یک حافظهمعمولی از جمله گذرگاه برای آدرس، داده و کنترل، اتصالات کوتاهی بین بانک‌هایی که در مجاورت یکدیگر قرار دارند نیز وجود دارد که باعث انتقال داده به صورت مستقیم بین آن‌ها می‌شود. این طرح می‌تواند با جایگزین کردن شبکه با گذرگاه‌‌های مشترک برای انتقال داده‌های بین بانکی و مدیریت ارتباط بانک‌ها در درون شبکه، موجب افزایش پهنای‌باند حافظه گردد. هرچند که این معماری می‌تواند در یک تراشه حافظهمعمولی پیاده‌سازی شود، اما بهترین کارایی خود را در حافظه‌های سه بعدی مدرن خواهد داشت؛ در این گونه حافظه‌ها، تعداد بانک‌ها زیاد بوده و مشکل مقیاس‌پذیری می‌تواند مانعی برای استفاده از گذرگاه مشترک برای انتقال داده بین بانک‌ها باشد. نتایج شبیه‏سازی نشان‏دهنده کاهش 27 درصدی تاخیر حافظه، در صورت استفاده از شبکه برای انتقال داده‌های بین بانکی در حافظه است.

کلیدواژه‌ها

  • [1] V. Seshadri, Y. Kim, C. Fallin, D. Lee, R. Ausavarungnirun, G. Pekhimenko, Y. Luo, O. Mutlu, P.B.. Gibbons, M.A. Kozuch, and T.C. Mowry, “RowClone: Fast and energy-efficient in-DRAM bulk data copy and initialization," in Proc. of MICRO, pp. 185-197, 2013.
  • [2] J.S. Kim, C.S. O, H. Lee, D. Lee, H. Hwang, S. Hwang, B. Na, J. Moon, J. Kim, H. Park, J. Ryu, K. Park, S. Kang, and M. Jang, “A 1.2 V 12.8 GB/s 2 Gb Mobile Wide I/O DRAM With 4 × 128 I/Os Using TSV Based Stacking,” Journal of Solid-State Circuits, vol. 47, no. 1, pp. 107–116, Jan 2012.
  • [3] Q. Wu and T. Zhang, “Design Techniques to Facilitate Processor Power Delivery in 3-D Processor-DRAM Integrated Systems,” IEEE Transactions on Very Large Scale Integration Systems, vol. 19, no. 9, pp. 1655–1666, 2011.
  • [4] P. Tsai, N. Beckmann, D. Sanchez, “Jenga: Sotware-Defined Cache Hierarchies,” in Proc. International Symposium on Computer Architecture (ISCA), pp. 652-665, 2017.
  • [5] U. Kang, H. Chung, C. Kim, “8Gb 3-D DDR3 DRAM Using Through-Silicon-Via Technology,” in Proc. International Solid State Circuits Conference (ISSCC), pp. 130–131, 2009.
  • [6] G. H. Loh, “3D-Stacked Memory Architectures for Multi-core Processors,” in Proc. of International Symposium on Computer Architecture (ISCA), pp. 453–464, 2008.
  • [7] D. Masoud, M. Ebrahimi, P. Liljeberg, J. Plosila, H. Tenhunen, “Memory-Efficient Logic Layer Communication Platform for 3D-Stacked Memory-on-Processor Architectures,” In Proc. IEEE International 3D Systems Integration Conference (3DIC), pp. 1-8, 2012.
  • [8] S. Liu, A. Jantsch, Z. Lu, “Analysis and evaluation of circuit switched NoC and packet switched NoC,” In Proc. Euromicro Conference on Digital System Design (DSD), pp. 21-28, 2013
  • [9] A. Mazloumi and M. Modarressi, "A hybrid packet/circuit-switched router to accelerate memory access in NoC-based chip multiprocessors," 2015 Design, Automation & Test in Europe Conference & Exhibition (DATE), pp. 908-911, 2015.
  • [10] Booksim, https://sourceforge.net/projects/booksim/.
  • [11] M. Modarressi, A. Tavakkol, H. Sarbazi-Azad, “Application-Aware Topology Reconfiguration for On-Chip Networks,” IEEE Transactions on Very Large Scale Integrated Circuits, vol. 19, no. 11, 2011.
  • [12] “Hybrid memory cube specification 2.0,” Hybrid Memory Cube Consortium, Tech. Rep., 2014.
  • [13] Y. Kim, Y. Yang, O. Mutlu, “Ramulator: A Fast and Extensible DRAM Simulator,” IEEE Computer Architecture Letters, vol. 15, no. 1, pp. 45-49, 2015.
  • [14] Cacti6, https://www.cacti.net/.
علوم رایانش و فناوری اطلاعات
دوره 17، شماره 1
بهار و تابستان
بهار 1398